Moscone Center, San Francisco, är värd för DAC 25-28 juni

OneSpin Solutions och Austemper Design Systems kommer båda att lyfta fram verktyg för funktionell säkerhetsverifiering. Austemper kommer att fokusera på uppdragskritisk systemutveckling, med KaleidoScope verktygssvit som stöder analog design för samtidig, blandad signalfelutbredning. Den automatiska verktygssviten har säkerhetsanalys, syntes och verifieringsfunktioner för certifieringsinriktade applikationer. Det används för storskalig bilindelning i ADAS och autonom körning. Samtidig felsimulering inkluderar simuleringar som rekommenderas av ISO 26262 för att uppfylla ASIL-kraven.

Företaget har nyligen samarbetat med OneSpin Solutions för att anta en verktygsstödad metod för funktionella säkerhetsapplikationer, som kombinerar ett design- och verifieringsflöde, vilket kommer att demonstreras vid OneSpin-monter. Maskinvarorsäkerhetsmekanismer införs i chipdesign och OneSpin Solutions verktyg formellt verifierar maskinvarans säkerhetslogik. Jämviktskontroll säkerställer att den infogade säkerhetslogiken inte påverkar regelbunden funktionalitet och felavkänningsanalys verifierar att säkerhetsmekanismer fungerar korrekt vid slumpfel.

OneSpin marknadsför också sitt verktygskvalificeringssats efter verifiering av TÜV SÜD av sina verktygsutvecklingsprocesser. Den inledande satsen är tillgänglig för företagets 360 EC-FPGA EDA-verktyg, en automatisk sekvensekvivalenskontroll som förhindrar FPGA-designflöden från att införa implementeringsfel. Satsen är certifierad enligt ISO 26262, IEC 61508 och EN 50128.

FPGA-insikter

Fortfarande med FPGA-design har Plunify samarbetat med Xilinx för att erbjuda Vivado-designsviten i molnet via Plunify Cloud-plattformen. Formgivare betalar så lite som 50c för att sammanställa ett Vivado-projekt i Amazon Web Services (AWS) -moln, inklusive licenser.

Företaget kommer också att visa förbättringar av sin InTime timing-stängningsprogramvara för att optimera FPGA-timing i molnet (figur 1). InTime Optimization Methodology kan förbättra klockfrekvensen med 20 till 80% och uppfylla tidskraven på dagar, snarare än veckor via maskininlärning. Mjukvaran påskyndar också stängning och optimering av timingen och nås via molnet.

Achronix Semiconductor, som främjar eFPGA-teknik, samarbetar med IP-specialist CAST för att öka kapaciteten och spara minneslagring.

De två utställarna kommer att förklara hur CASTs förlustfria komprimerings-IP har portats till Achronix FPGA-portföljen för användning i datacenter och applikationer för dataöverföring av mobila kanter. Hårdvaruimplementeringen av den förlustfria komprimeringsstandarden för Deflate, GZIP och ZLIB, är kompatibel med mjukvaruimplementeringar som används för komprimering eller dekomprimering för att ge upp till 100 Gbit / s genomströmning med låg komprimering och låg latens, tillsammans med Speedcore eFPGA-teknik för att flytta och lagra stora data vid låg energiförbrukning.

CAST har porterat sin IP till Achronix FPGA

Energieffektivitet

På tal om krafthantering identifierar en annan utställare, Baum, energieffektivitet som det mest underutvecklade området inom chipdesign. Dess automatiska kraftanalys- och modelleringsverktyg är designat för fordons-, IoT-, mobil-, nätverks- och serverprojekt. PowerBaum 2.0 (figur 3) stöder dynamisk och statisk kraft, tar in RTL- och netlistbeskrivningar och lägger till stöd för effektanalys med hårdvaruemulering. Detta, säger företaget, gör det möjligt för ingenjörer att fixa power buggar i realistiska programvarescenarier. Verktyget stöder också analys med godtyckliga temperaturer som specificeras av designers för att bedöma effekterna av temperatur på en designs strömförbrukning.

På DAC kommer företaget också att introducera PowerWurzel, en grindanalysmotor för grindnivå som ska integreras med PowerBaum för kraftmodellering.

Bild 3 Baums verktyg analyserar energieffektivitet

Molnbaserade SoC-design- och verifieringsverktyg för IC-design från Metrics inkluderar Cloud Simulator and Verification Manager, designade för att hantera simuleringskrav och resurser, justera dem upp eller ner varje minut. Företaget hävdar att Google Cloud möjliggör obegränsad UVM-kompatibel SystemVerilog-simuleringskapacitet och inbyggd, webbaserad verifieringshantering för snabbare regressionstider, minskade trunkodfel och förutsägbar kodtäckning.

Förutom utställare, arrangerar evenemanget tekniska sessioner och ett program med nyckelord som behandlar aktuella områden. I år kommer till exempel Cadence att vara värd för en tutorial om 'Funktionell säkerhet och tillförlitlighet för fordonsapplikationer' och en om maskininlärning ('Maskininlärning tar prestandan för taligenkänning till nästa nivå'). En grundton av Anna-Katrina Shedletsky, Instrumental, måndag 25 juni, kommer att fokusera på 'Automating Intelligence: Machine Learning and the Future of Manufacturing'. Att använda ML och AI för socialt stödjande robotik (SAR) utforskas i torsdagens grundton av Maja Matarić, University of South California som kommer att presentera ‘Automation vs Augmentation: Socially Assistive Robotocs and the Future of Work’.

En annan huvudnotering förespråkar RISC-V som ett sätt att befria arkitekter från proprietära instruktionsuppsättningsarkitekturer. David A Patterson, Google och University of California, kommer att presentera ‘A New Golden Age for Computer Architecture: Domain Specific Accelerators and Open RISC-V’.

Ett nytt område i år på DAC är Design Infrastructure Alley. Initiativet från ESD Alliance och Association for High-Performance Computing Professionals är ett område som ägnas åt IT-infrastrukturen för design av elektroniska system och komponenter. Förutom databehandlings- och lagringskrav för design och hantering av användningen av molnet finns det en särskild design-on-the-Cloud-paviljongteatern som diskuterar licenshantering, nätdator och datasäkerhet.