Le Moscone Center de San Francisco accueillera le DAC du 25 au 28 juin

OneSpin Solutions et Austemper Design Systems mettront tous les deux en évidence des outils de vérification de la sécurité fonctionnelle. Austemper se concentrera sur le développement de systèmes critiques, avec la suite d'outils KaleidoScope qui prend en charge la conception analogique pour la propagation simultanée de défauts à signaux mixtes. La suite d'outils automatisés possède des capacités d'analyse de sécurité, de synthèse et de vérification pour les applications axées sur la certification. Il est utilisé pour les conceptions automobiles à grande échelle dans l'ADAS et la conduite autonome. La simulation de pannes simultanée comprend des simulations recommandées par ISO 26262 pour se conformer aux exigences ASIL.

La société a récemment établi un partenariat avec OneSpin Solutions pour adopter une méthodologie basée sur les outils pour les applications de sécurité fonctionnelle, combinant un flux de conception et de vérification, qui sera présenté sur le stand OneSpin. Des mécanismes de sécurité matérielle sont insérés dans les conceptions de puces et les outils de OneSpin Solutions vérifient formellement la logique de sécurité matérielle. La vérification de l'équivalence garantit que la logique de sécurité insérée n'affecte pas la fonctionnalité régulière et l'analyse de détection des défauts vérifie que les mécanismes de sécurité fonctionnent correctement en cas d'erreurs aléatoires.

OneSpin fait également la promotion de son kit de qualification d'outils, après vérification par le TÜV SÜD de ses processus de développement d'outils. Le kit initial est disponible pour l’outil 360 EC-FPGA EDA de l’entreprise, une vérification d’équivalence séquentielle automatique qui empêche les flux de conception FPGA d’introduire des erreurs de mise en œuvre. Le kit est certifié ISO 26262, IEC 61508 et EN 50128.

Aperçu FPGA

Toujours avec la conception FPGA, Plunify a collaboré avec Xilinx pour proposer la suite de conception Vivado dans le cloud, via la plateforme Plunify Cloud. Les concepteurs paient aussi peu que 50c pour compiler un projet Vivado sur le cloud Amazon Web Services (AWS), y compris les licences.

L'entreprise démontrera également des améliorations à son logiciel de fermeture de synchronisation InTime pour optimiser la synchronisation FPGA dans le cloud (figure 1). La méthodologie d'optimisation InTime peut améliorer la fréquence d'horloge de 20 à 80% et répondre aux exigences de synchronisation en jours plutôt qu'en semaines via l'apprentissage automatique. Le logiciel accélère également la fermeture et l'optimisation du calendrier et est accessible via le cloud.

Promouvant la technologie eFPGA, Achronix Semiconductor collabore avec le spécialiste IP CAST pour augmenter le débit et réaliser des économies de stockage en mémoire.

Les deux exposants expliqueront comment l'IP de compression sans perte de CAST a été porté sur le portefeuille Achronix FPGA pour une utilisation dans les applications de transfert de données de centre de données et de périphérie mobile. L'implémentation matérielle de la norme de compression sans perte pour Deflate, GZIP et ZLIB est compatible avec les implémentations logicielles utilisées pour la compression ou la décompression pour fournir jusqu'à 100 Gbit / s de débit avec une faible compression et une faible latence, couplée à la technologie Speedcore eFPGA pour déplacer et stocker de gros volumes données à faible consommation d'énergie.

CAST a porté son IP sur les FPGA d'Achronix

Efficacité énergétique

En parlant de gestion d'énergie, un autre exposant, Baum, identifie l'efficacité énergétique comme le domaine le moins développé de la conception de puces. Son outil automatisé d'analyse et de modélisation de l'énergie est conçu pour les projets automobiles, IoT, mobiles, de mise en réseau et de serveurs. PowerBaum 2.0 (figure 3) prend en charge l'alimentation dynamique et statique, en prenant en charge les descriptions RTL et netlist, et ajoute la prise en charge de l'analyse de l'alimentation avec émulation matérielle. Selon la société, cela permet aux ingénieurs de corriger les bugs d'alimentation dans des scénarios logiciels réalistes. L'outil prend également en charge l'analyse avec des températures arbitraires spécifiées par les concepteurs, pour évaluer les effets de la température sur la consommation électrique d'une conception.

Au DAC, la société présentera également PowerWurzel, un moteur d'analyse de puissance au niveau de la porte à intégrer à PowerBaum pour la modélisation de la puissance.

Figure 3 Les outils de Baum analysent l'efficacité énergétique

Les outils de conception et de vérification SoC basés sur le cloud pour la conception de circuits intégrés à partir de métriques incluent le Cloud Simulator and Verification Manager, conçu pour gérer les exigences et les ressources de simulation, en les ajustant à la hausse ou à la baisse chaque minute. La société affirme que Google Cloud permet une capacité de simulation SystemVerilog conforme à UVM illimitée et une gestion de vérification native basée sur le Web pour des temps de régression plus rapides, des erreurs de code de tronc réduites et une couverture de code prévisible.

Hormis les exposants, l'événement accueille des sessions techniques et un programme de discours abordant des sujets d'actualité. Cette année, par exemple, Cadence organisera un didacticiel sur «la sécurité et la fiabilité fonctionnelles pour les applications automobiles» et un autre sur l'apprentissage automatique («l'apprentissage automatique fait passer les performances de reconnaissance vocale au niveau supérieur»). Un discours liminaire d'Anna-Katrina Shedletsky, Instrumental, le lundi 25 juin, sera consacré à "Automatiser l'intelligence: apprentissage automatique et avenir de la fabrication". L'utilisation du ML et de l'IA pour la robotique d'assistance sociale (SAR) est explorée dans le discours de jeudi de Maja Matarić, Université de Californie du Sud, qui présentera "Automation vs Augmentation: Robotocs d'assistance sociale et avenir du travail".

Une autre keynote préconise RISC-V comme un moyen de libérer les architectes des architectures de jeux d'instructions propriétaires (ISA). David A Patterson, Google et Université de Californie, présentera «Un nouvel âge d'or pour l'architecture informatique: accélérateurs spécifiques à un domaine et Open RISC-V».

Un nouveau domaine cette année au CAD est la Design Infrastructure Alley. L'initiative de l'ESD Alliance et de l'Association for High-Performance Computing Professionals est un domaine dédié à l'infrastructure informatique pour la conception de systèmes et composants électroniques. Outre les exigences de calcul et de stockage pour la conception et la gestion de l'utilisation du cloud, il existe un pavillon dédié à la conception sur le cloud qui traite de la gestion des licences, du calcul de la grille et de la sécurité des données.