Designere kan bruge det integrerede udviklingsmiljø (IDE) til hurtigt at gå fra C ++ til FPGA ved hjælp af HLS og Achronix's ACE-designværktøjer. Kombinationen kan reducere udviklingsindsatsen for 5G trådløse og andre designapplikationer, der kræver høj ydeevne FPGA-teknologi i SoC'er, konfigureret ved hjælp af en gennemprøvet C-baseret designstrøm.

Ellie Burns, marketingdirektør i Calypto Systems division, Mentor sagde: ”Achronix eFPGA tilbyder en enorm evne til at tilpasse sig sent skiftende og nye krav i et felt programmerbart SoC. Sammen med Catapult HLS og verificeringshastigheden for C ++ kan chipdesignere nu let gå fra algoritmeændring til ny laveffekt, højtydende hardware i dage snarere end uger eller måneder. ”

Partnernes teknologistrøm giver designere mulighed for at foretage algoritmiske ændringer i de sene stadier af IP-udvikling og optimere den digitale mikroarkitektur. Softwaretest for genereret registeroverførselsniveau (RTL) -kode kan genbruges, hvilket hævdes at reducere behovet for dedikerede RTL-testbænke med over 80%.

Speedcore eFPGA IP giver kunderne mulighed for at skabe et tilpasset programmerbart stof med specifikke logik-, hukommelses- og DSP-ressourcer til at imødekomme en bestemt applikations krav. Ud over den trådløse 5G-infrastruktur kan de bruges i datacentre, avancerede chaufførassistentsystemer (ADAS) og autonome køretøjer.