Os designers podem usar o ambiente de desenvolvimento integrado (IDE) para passar rapidamente de C ++ para FPGA usando as ferramentas de design ACL da HLS e da Achronix. A combinação pode reduzir o esforço de desenvolvimento para aplicativos sem fio 5G e outros que exigem tecnologia FPGA de alto desempenho em SoCs, configurados usando um fluxo de projeto comprovado baseado em C.

Ellie Burns, diretora de marketing da divisão Calypto Systems, Mentor disse: “O Achronix eFPGA oferece uma tremenda capacidade de adaptação às mudanças tardias e aos novos requisitos em um SoC programável em campo. Juntamente com o Catapult HLS e a velocidade de verificação do C ++, os projetistas de chips agora podem facilmente passar da mudança de algoritmo para o novo hardware de baixo consumo e alto desempenho em dias, em vez de semanas ou meses. ”

O fluxo de tecnologia dos parceiros permite aos designers fazer alterações algorítmicas nos estágios finais do desenvolvimento de IP e otimizar a microarquitetura digital. Os testes de software para código de nível de transferência de registro gerado (RTL) podem ser reutilizados, o que alega reduzir a necessidade de bancos de teste de RTL dedicados em mais de 80%.

O Speedcore eFPGA IP permite que os clientes criem uma malha programável personalizada, com recursos específicos de lógica, memória e DSP para atender aos requisitos de um aplicativo específico. Além da infraestrutura sem fio 5G, eles podem ser usados ​​em data centers, sistemas avançados de assistência ao motorista (ADAS) e veículos autônomos.