Les concepteurs peuvent utiliser l'environnement de développement intégré (IDE) pour passer rapidement du C ++ au FPGA en utilisant les outils de conception HCE et Achronix ACE. La combinaison peut réduire l'effort de développement pour les applications de conception sans fil 5G et autres qui nécessitent une technologie FPGA haute performance dans les SoC, configurée à l'aide d'un flux de conception basé sur C éprouvé.

Ellie Burns, directeur du marketing, division Calypto Systems, Mentor a déclaré: «Achronix eFPGA offre une formidable capacité à s'adapter aux changements récents et aux nouvelles exigences dans un SoC programmable sur site. Associés à Catapult HLS et à la vitesse de vérification de C ++, les concepteurs de puces peuvent désormais passer facilement du changement d'algorithme à un nouveau matériel haute performance à faible consommation en quelques jours plutôt qu'en semaines ou en mois. »

Le flux technologique des partenaires permet aux concepteurs d'apporter des modifications algorithmiques aux derniers stades du développement IP et d'optimiser la micro-architecture numérique. Les tests logiciels pour le code généré au niveau du transfert de registre (RTL) peuvent être réutilisés, ce qui réduirait le besoin de bancs de test RTL dédiés de plus de 80%.

Speedcore eFPGA IP permet aux clients de créer une structure programmable personnalisée, avec une logique, une mémoire et des ressources DSP spécifiques pour répondre aux exigences d'une application particulière. En plus de l'infrastructure sans fil 5G, ils peuvent être utilisés dans les centres de données, les systèmes avancés d'aide à la conduite (ADAS) et les véhicules autonomes.