Aktualności

Widok ze szczytu RISC-V

Były dwa komunikaty od IAR Systems na poparcie ustanowienia solidnego ekosystemu dla RISC-V. Pierwszym z nich był dostawca IP, SiFive, który współpracował przy wprowadzaniu kompilatora i narzędzi debugujących z poprzedniego do konfigurowalnego IP rdzenia procesora.

Oczekuje się, że integracja narzędzi i adresu IP wesprze programistów w dostarczaniu produktów i zwiększeniu wdrażania otwartej, bezpłatnej architektury zestawu instrukcji (ISA).

Anders Holmberg, dyrektor ds. Strategii, IAR Systems, powiedział, że celem jest pomoc deweloperom w zwiększeniu wydajności i skoncentrowaniu się na innowacjach. „SiFive jest liderem na rynku komercyjnych adresów IP RISC-V, a nasz zestaw narzędzi IAR Embedded Workbench jest najczęściej stosowanym łańcuchem narzędzi do budowy aplikacji wbudowanych” - powiedział. Nacisk kładziony jest na skalowalne, wydajne niestandardowe narzędzia krzemowe i programistyczne, aby sprostać obciążeniom obliczeniowym.

IAR Embedded Workbench dla RISC-V będzie dostępny w połowie 2019 roku. Toolchain twierdzi, że oferuje „wiodącą jakość, rozmiar i szybkość kodu”, a także zintegrowany debugger z symulatorem i obsługą debugowania sprzętowego.

Firma programowa ogłosiła również partnerstwo z dostawcą CPU IP, Andes, w celu wsparcia rdzeni RISC-V firmy, AndesCore N25 (F) / NX25 (F) i A25 / AX25, w IAR Embedded Workbench dla RISC-V. Pierwsza wersja będzie dostępna w połowie 2019 r. Rozszerzenie instrukcji AndeStar V5 i możliwości dostosowywania instrukcji Andes Custom Extension (ACE) zostaną połączone z Workbench, aby zmaksymalizować szybkość kodu i zminimalizować rozmiar kodu dla rdzeni RISC-V.

Automatyzacja i przetwarzanie w czasie rzeczywistym

Najnowszą wersję pakietu narzędzi i nowy rdzeń EOSC-V zoptymalizowany dla systemu Linux i przetwarzania w czasie rzeczywistym ogłosił Codasip.

Pakiet narzędzi Studio 8 pozwala programistom napisać ogólny opis procesora i automatycznie zsyntetyzować projekt (na zdjęciu).

„Ponieważ specyfikacja RISC-V ISA ewoluuje i dodaje coraz większą liczbę opcjonalnych rozszerzeń architektury, niezbędna jest metodologia projektowania procesorów, która umożliwia zarówno szybkie eksplorowanie architektury, jak i uproszczone tworzenie łatwego do wdrożenia RTL” - zauważył Chris Jones, wiceprezes ds. Marketing w Codasip. „Potrzebny jest język opisu procesora wysokiego poziomu zoptymalizowany dla RISC-V”, dodał, wprowadzając pakiet narzędzi.

Opis procesora jest napisany w CodAL, języku opisu architektury, a następnie RTL projektu, stanowisko testowe, modele platformy wirtualnej i zestaw oprogramowania dla procesorów (kompilator, debugger, profiler C / C ++) są automatycznie syntezowane. Metodologia skraca czas poświęcony na utrzymanie kompletnego zestawu programistycznego (SDK) dzięki zastosowaniu modelu procesora zgodnego z instrukcją (IA) w CodAL do czasu, który w innym przypadku byłby wymagany do utrzymania pełnego zestawu SDK, a wdrożenie jest znacznie zmniejszone dzięki metodologii, która wykorzystuje model procesora zgodny z instrukcją (IA) w CodAL do generowania zestawu SDK oraz model z dokładnością cykliczną do wdrożenia.

Nowa funkcjonalność i funkcje pakietu narzędzi ósmej generacji obejmują obsługę debugera LLVM i zintegrowanych środowisk programistycznych OpenOCB, Studio / CodeSpace (IDE) opartych na Eclipse Oxygen oraz bardziej interaktywne konsole i ulepszenia zestawów testowych oraz weryfikację w celu obsługi zdefiniowanego przez użytkownika RISC -V rozszerzenia.

Firma wprowadziła również 64-bitowy procesor Bk7, dodając do rodziny Bk. Ma siedmiostopniowy potok z przewidywaniem rozgałęzień, opcjonalną jednostkę zarządzania pełną pamięcią (MMU) z obsługą wirtualnego adresowania dla systemów operacyjnych, takich jak Linux, popularne rozszerzenia standardowe RISC-V i standardowe interfejsy branżowe.

Jest to jak dotąd najbardziej wydajny procesor firmy i można go programować w celu dodawania instrukcji, rejestrów lub interfejsów.

Studio 8 i procesor Bk7 będą ogólnie dostępne w pierwszym kwartale 2019 r., Z natychmiastowym dostępem do wybranych klientów natychmiast.

Microchip ogłosił, że dodaje do swojego ekosystemu Mi-V coś, co uważa za pierwszą w branży architekturę SoC FPGA RISC-V. Układy FPGA łączą układy FPGA Microsemiconductor PolarFire i podsystem mikroprocesorowy oparty na ISA RISC-V.

Przed szczytem Linux Foundation ogłosiła współpracę z Fundacją RISC-V w celu przyspieszenia rozwoju otwartego oprogramowania i przyjęcia ISA RISC-V.